`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2023/11/08 16:50:04
// Design Name: 
// Module Name: rst_gen_module
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module rst_gen_module#(
    parameter RST_PERIOD = 2
)(
    input   i_clk   ,

    output  o_rst
    );

reg     [15 : 0]    r_cnt   =   16'd0;
reg                 r_o_rst =   16'd1;

always @(posedge i_clk ) begin
    if(r_cnt == RST_PERIOD - 1 || RST_PERIOD == 0)
        r_cnt   <=  r_cnt;
    else
        r_cnt   <=  r_cnt + 16'd1;
end


endmodule
